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Dados para busca de Questões

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Total de Questões Encontradas: 57.802 de 252.126
Exibindo: Página 267 de 11.561
Questão: 1331 / QT-4296
Ano: 2024
Banca: FGV
Órgão: INPE
Cargo: Tecnologista Júnior I - Desenvolvimento de Sistemas Eletrônicos Digitais
Disciplina: Engenharia de Software
Um software de desenvolvimento para a configuração de um FPGA requer um arquivo de restrições, normalmente com extensão UCF.
Assinale a opção que apresenta uma das principais funções desse arquivo.

-

Estabelecer o nível de tensão dos sinais de interface.

-

Associar um pino do FPGA a um sinal de acesso a um dispositivo periférico.

-

Definir a entidade mestre do projeto.

-

Estabelecer o limite de portas para a síntese do projeto.

-

Fixar o limite de corrente de saída de um pino de interface.
Questão: 1332 / QT-4297
Ano: 2024
Banca: FGV
Órgão: INPE
Cargo: Tecnologista Júnior I - Desenvolvimento de Sistemas Eletrônicos Digitais
Disciplina: Arquitetura de Computadores
Considere uma placa FPGA que possui um cristal queimado localizado próximo ao conector USB de configuração da placa. O referido cristal precisa ser substituído, mas sua frequência não está legível.
O mais sensato, em função da sua posição, é substituir o cristal queimado por um cristal, cuja frequência em MHz, é

-

12.

-

27.

-

100.

-

125.

-

311.
Questão: 1333 / QT-4298
Ano: 2024
Banca: FGV
Órgão: INPE
Cargo: Tecnologista Júnior I - Desenvolvimento de Sistemas Eletrônicos Digitais
Disciplina: Eletrônica
Parte do código em VHDL a seguir deve ser completada para descrever um flip-flop JK a partir de um componente de um flip-flop D.
Imagem associada para resolução da questão

Assinale a opção que completa corretamente a linha assinalada. 

-

SAIDA_D <= (J and (not ENT_D)) or (ENT_D and (not K)).

-

ENT_D <= (K and (not SAIDA_D)) or (SAIDA_D and (not J)).

-

SAIDA_D <= (K and (not ENT_D)) or (ENT_D and (not J)). 

-

ENT_D <= (J and SAIDA_D) or ((not SAIDA_D) and (not K)).

-

ENT_D <= (J and (not SAIDA_D)) or (SAIDA_D and (not K)). 
Questão: 1334 / QT-4299
Ano: 2024
Banca: FGV
Órgão: INPE
Cargo: Tecnologista Júnior I - Desenvolvimento de Sistemas Eletrônicos Digitais
Disciplina: Programação
Um sinal de 27 MHz alimenta um circuito e é usado para gerar o sinal meuCLK do código VHDL a seguir. 
Imagem associada para resolução da questão

A frequência de meuCLK é

-

1 MHz.

-

270 kHz. 

-

13,5 MHz.

-

100 kHz.

-

10 kHz.
Questão: 1335 / QT-4300
Ano: 2024
Banca: FGV
Órgão: INPE
Cargo: Tecnologista Júnior I - Desenvolvimento de Sistemas Eletrônicos Digitais
Disciplina: Programação
Um dispositivo programável deve implementar um contador crescente e decrescente. Num determinado trecho de código VHDL, tem-se: 
Imagem associada para resolução da questão

O código a ser inserido no local indicado como “parcela” deve ser: 

-

not UP & not UP & not UP & '1'

-

"000" & not UP

-

not UP & "001"

-

'0'& not UP & not UP & '1' 

-

not UP & not UP & not UP & not UP
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